ICS
電腦輔助積體電路系統設計（CVSD）
- 開課教授：黃俊郎
- 推薦同時修習的課程：數位訊號處理架構設計
- 推薦預先修習的課程：數位系統設計 or 數電
- 課程小卦：
- 其實這門課是電子所ICS／EDA組的必修啦，就是很常聽到的CVSD。整堂課會從寫RTL到做完P&R，也就是跑一次IC設計的流程。（跟闕志達的積體電路設計實驗有87%像）雖然考量到有些人沒寫過verilog，課程設計上前幾堂會稍微教學怎麼寫，不過完全的新手應該會有點辛苦，畢竟作業三開始就有軍備競賽，而且你的對手都是電子所的...大學部選修的數位系統設計(DSD)蠻推薦先修再說，這應該是我這幾年修過最基礎的verilog課程。開課教授是誰沒有很重要，反正都是電子所各實驗室派研究生來上課，整學期有六份作業+一個分組的final project。作業三很難（而且要軍備競賽）、作業六很煩，其他還好；final project三人一組，題目不太確定每年會不會一樣，也有軍備競賽當額外加分。之所以推薦跟數位訊號處理架構設計（DSP in VLSI）一起修是因為可以把課堂所學的小技巧用在CVSD。最後就是，如果你想體驗看看晶片從設計到下線的流程，這堂課蠻適合，但畢竟電子所大部分學的還是前端的設計（到synthesis），後端沒什麼人懂，課堂也不會教，只會要大家照一份文件去按按看tool，如果你想要清楚了解每一個tool怎麼運作＆怎麼使用，可能會有點失望(?)。（後端的tool操作大概要去CIC上課才能學到了...）
- 建議還是修過DSD或數電，實作練習過才會懂 一些學長(都是助教上課)所說的coding style等重點， 而且作業難度跳躍太快，是設計給寫過verilog 的人修的課。到後來每堂課都是上個一節工具的背景知識(帶過) ，接著lab帶(自己看文件)大家操作工具，助教就是解惑的功用， 很容易就不想去上課。建議會Verilog的人乾脆去學 synthesis和place&route的幾堂課就好，P&R大家 都沒操作過還是要有人講解比較不浪費時間看文件。
- 建議要有寫過verilog code的經驗再來修這門課， 不然以這上課速度，沒有經驗的人應該會覺得很 問號@@另外上課的內容品質，應該會因為不同 的助教上課，而有很大的落差。但是上課講義寫 的很好，建議雖然期中考後的上課內容不考，還 是可以翻一下。（上課講義跟CIC上課講義有些 部分是重疊的）可以避免作業走冤枉路。
數位訊號處理架構設計
- 開課教授：簡韶逸
- 課程小卦：
- 跟DSP演算法（例如貝蘇章的課）本身沒什麼關係，是非常硬體的課。這堂課教非常多硬體設計的技巧，從最常見的pipeline到經典的systolic array projection等等，有心要走架構設計的話，這堂真的是必修課。loading應該不算太重，雖然每週都要交作業，但是都不超過五題，而且某種程度上作業會逼迫你稍微跟上課程進度。會降低期中考前抱佛腳的痛苦指數。整學期只考期中考，期末做一份小組project（一組1~3人），project很自由，可以挑自己在研究的題目設計硬體，也可以讀一些paper做綜合比較，老師會希望你可以結合課堂所學，譬如用到上課教的技巧去設計，或是以課堂主題的觀點去分析架構等等。以所課來說，算是相對輕鬆的。（雖然我每週都花不少時間去參透投影片上的知識...）而且老師上課清楚好懂，認真聽的話可以學到不少硬體設計的知識。
- 如果是ICS設計晶片的人一定要修，這些硬體設計方法絕對用的到 ，而且非用不可。據說其他老師開的課才會注重在也許某種 filter/演算法設計(如FFT)等等，老師的課則是硬體架構的知識。 作業project都可說很簡單，應該是拿分的好課，我覺得大學 同學已經確定要設計晶片也可以早早修掉，寫硬體的時候可以 直接應用課堂所學
- 建議對硬體有興趣的同學可以來聽看看，這門課 會教蠻多基本的概念，可以提早避免寫出很多不 合理的架構。另外老師表達也很清楚，認真上課 可以學到很多。作業雖然要交不少次，但每份其 實只要上課有去，應該都寫得出來。final project 的題目也很free，還蠻多人會拿CVSD作業內容 用DSP的上課內容分析當Final報告的內容。
類比積體電路
- 開課教授：李致毅
- 課程小卦：
- 感覺老師會預先假設你對電子二的內容很熟悉，還有讀過RAZAVI的AIC，所以上課講很快，有時候會讓我覺得很含糊地就講過去，而且老師筆記很小，所以要坐前面不然會看不清楚。通常是每個章節1到2周，這學期放了兩次假，所以只上到bandgap reference，通張就是觀念講完，畫幾個電路獎一下這個觀念可以用在設計的什麼方面，有時候會有很大的電路就會一層一層講在乾麻，這時候就是會假設你觀念都很熟悉，直接用看的就帶過去。整體來說如果你願意自己念RAZAVI的AIC再搭配他上課才會比較有收穫，也會了解到類比電路設計有非常多需要考慮的點，電子二課本的圖都是簡化很多的版本，然後推薦和人一起來上不然有點痛苦...學期只有一次期末考，這一次第一題是考common mode feedback怎麼設計和計算slew rate，第二題是問電路的gain和DC操作電位，第三題是CMOS inverter問你VDD的大小影響，加上設計題使得VDD可以隨著VIN的DC電位不同，但還是可以維挡第一題是考common mode feedback怎麼設計和計算slew rate，第二題是問電路的gain和DC操作電位，第三題是CMOS inverter問你VDD的大小影響，加上設計題使得VDD可以隨著VIN的DC電位不同，但還是可以維持Av=8，第四題是考bandgap reference，第五題是考thermal noise